國產EDA工具應用推廣

全定制IC設計平臺--Aether

工具介紹:

    是一款功能強大、易學易用的混合信號IC設計平臺,涵蓋設計數據庫管理(Design Manager)、原理圖編輯器(Schematic Editor)和版圖編輯器(Layout Editor)。原理圖編輯器具有靈活的編輯功能和圖形化的模擬平臺,它支持業界標準數據格式及網表的導入導出;版圖編輯器具有強大、完善的編輯功能,方便用戶進行多層次、多單元的版圖編輯,實現了最優的人機交互模型,加速產品上市時間。

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物理驗證工具--Argus

工具介紹:

    包括層次DRC(設計規則檢查)和層次LVS(版圖與原理圖一致性比較)工具,用于幫助版圖設計工程師快速定位版圖設計錯誤,加速驗證并縮短產品設計周期,是一個基于層次和并行算法的物理驗證工具,能夠滿足深亞微米IC設計的驗證需求。

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寄生參數提取工具--RCExplorer

工具介紹:

    提供早期版本的寄生參數提取方案 

    內置布線引擎,支持未布線版圖或者部分布線版圖的全芯片寄生參數提取方案 

    提供第三方版圖編輯工具的Plug-in 

    支持層次式提取方案 

    內置快速準確的三維場求解器

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物理設計分析和優化平臺--ICExplorer

工具介紹:

    為深亞微米SoC設計提供全新的、更為高效的EDA解決方案

    適用于物理設計,優化及驗證

    可解決復雜的時鐘及時序問題

    提供MCMM設計解決方案

    替代傳統物理實現工具完成耗時的、交互性強的繁雜調試工作,可實現綜合/優化與調試流程并行操作

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SoC時鐘分析優化工具--ClockExplorer 

工具介紹:

    分析復雜SoC時鐘結構和驗證時鐘相關的約束(SDC, CTS exceptions)

    簡化SoC時鐘結構、優化時鐘設計

    低功耗MCMM時鐘電路綜合

    目前最完善的解決SoC時鐘問題的EDA工具

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時序優化工具--TimingExplorer

工具介紹:

     提供MCMM (Multiple-Corner-Multiple-Mode) Timing Closure的解決方案

    兼顧物理實現

    準確、高校的優化策略,實現快速時序收斂

    經過40nm設計驗證

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高精度晶體管級電路仿真工具--Aeolus

工具介紹:

    100% SPICE精度

    顯著的性能提升

    單線程比傳統SPICE工具有3-10倍的加速 在8核上并行仿真最高可提供額外的7倍加速 能夠處理上千萬元晶體管級規模的電路

    能完美地集成到ZeniTM 平臺

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海量版圖高效處理平臺--Skipper

工具介紹:

    Skipper是一個海量版圖高效處理平臺。它應用了優化的數據結構及內存管理方法,可以在相對較少的系統資源情況下,快速地完成百GB以上數據導入、管理、編輯和查找等功能,有效縮短投片改版時間。

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各地平臺聯系信息

    北京:北京集成電路設計園

    深圳:深圳集成電路設計產業化基地管理中心

    上海:上海集成電路技術與產業促進中心

    無錫:無錫國家集成電路設計基地公司

    杭州:杭州國家集成電路設計產業化基地有限公司

    成都:成都高新技術產業開發區技術創新服務中心

    濟南:國家信息通信國際創新園管理委員會

    中科院EDA中心:中國科學院微電子研究所

    華大九天(HES):北京華大九天軟件有限公司


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